JCET, Chinas größter Chip-Verpacker, hat eine Silizium-Durchkontaktierung mit nur 1,5 Mikrometer Durchmesser und einem Tiefenverhältnis von 11,3 zu 1 gefertigt. Der Fortschritt zeigt, wo Chinas Halbleiterindustrie zulegt, während ihr die modernste Belichtungstechnik verwehrt bleibt. Für Europas Chipstrategen verschiebt sich damit die entscheidende Front vom Nanometer zur Verpackung.
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Advanced Packaging entscheidet zunehmend darüber, wie schnell ein Chip rechnet, nicht mehr allein die Strukturbreite im Transistor. Genau an dieser Stelle meldet der Auftragsfertiger JCET aus Jiangyin einen Laborerfolg, der die Debatte um Chinas Chip-Rückstand verschiebt. Die Zahl dahinter klingt technisch, ihre Wirkung reicht bis in die Lieferketten europäischer Rechenzentren.
Das Wichtigste in Kürze
- JCET fertigte eine 11,3:1-Durchkontaktierung mit 1,5 Mikrometer Lochdurchmesser und 17 Mikrometer Tiefe.
- Die Technik zielt auf 2.5D- und 3D-Verpackung, also das dichte Stapeln mehrerer Chips statt kleinerer Transistoren.
- China lenkt Milliarden ins Advanced Packaging, weil die EUV-Belichtung für modernste Strukturen blockiert bleibt.
- Für Europa verlagert sich der Wettbewerb von ASMLs Belichtungsmonopol hin zur Verpackung, wo TSMCs CoWoS-Kapazität längst der Engpass ist.
Was steckt hinter der 11,3-zu-1-Durchkontaktierung?
JCET hat gemeinsam mit Partnern eine Silizium-Durchkontaktierung mit 1,5 Mikrometer Durchmesser, 17 Mikrometer Tiefe und einem Aspektverhältnis von 11,3 zu 1 im Muster gefertigt.[1] Solche Through-Silicon Vias durchbohren den Chip senkrecht und verbinden gestapelte Lagen elektrisch, statt Signale nur in der Fläche zu führen. Je tiefer und enger das Loch, desto mehr Verbindungen passen auf dieselbe Fläche.
Der eigentliche Fortschritt liegt im kleinen Durchmesser. Ein Loch von 1,5 Mikrometer verlangt ein extrem präzises Ätzen, eine lückenlose Isolierschicht an der Wand und eine fehlerfreie Kupferfüllung bis zum Grund. Gelingt das, lässt sich ein Siliziuminterposer bauen, die Trägerplatte, auf der Recheneinheit und Speicher eng nebeneinander sitzen. Genau diese Bauweise steckt in den KI-Beschleunigern von Nvidia und AMD.
Warum verpackt China lieber, als es belichtet?
Chinas Foundries hängen bei der Belichtung fest. Ohne die EUV-Maschinen von ASML endet die heimische Fertigung bei etwa sieben Nanometer. Jeder weitere Schritt nach unten kostet ein Vielfaches. Advanced Packaging umgeht diese Grenze, weil es die Leistung nicht aus kleineren Transistoren zieht, sondern aus dem dichten Stapeln vorhandener Chips.
Der Umweg wird industriell betrieben. JCET steckt 7,8 Milliarden Yuan, rund 1,0 Milliarde Euro, in eine neue Verpackungsfabrik im Shanghaier Bezirk Lingang, die 2028 anlaufen soll.[2] Der Marktforscher TrendForce beobachtet eine ganze Welle solcher Erweiterungen, in Summe geht es laut Branchenschätzungen um rund 400 Milliarden Yuan, etwa 51 Milliarden Euro. Das Muster ähnelt Chinas Aufholjagd bei der Ätztechnik, wo AMEC zuletzt kräftig zulegte.
Vom Loch zum Interposer
Enge Durchkontaktierungen tragen die Trägerplatte, auf der Recheneinheit und Speicher dicht nebeneinander sitzen. Dieselbe Bauweise nutzt TSMCs CoWoS, der heutige Engpass der KI-Chip-Versorgung.
Advanced Packaging ist Chinas Ausweg aus der Belichtungssperre. In Europa fixieren sich viele auf ASMLs Vorsprung und übersehen dabei, dass der nächste Engpass längst die Verpackung ist.
— Markus Seyfferth, Chefredakteur Dr. Web
Was bedeutet der Verpackungs-Vorstoß für Europa?
Europa hat seinen Chip-Ehrgeiz stark auf die Belichtung ausgerichtet. ASML hält das Monopol bei EUV. Der EU Chips Act finanziert vor allem neue Fabriken. Beim Advanced Packaging dagegen ist der Kontinent dünn aufgestellt, obwohl genau hier die KI-Beschleuniger heute klemmen. TSMCs CoWoS-Kapazität, die dieselben Siliziuminterposer nutzt, ist seit Monaten der Flaschenhals der gesamten KI-Chip-Versorgung.
Für deutschsprachige Entscheider heißt das zweierlei. Beim Einkauf von Rechenleistung gehört die Packaging-Kapazität als eigener Engpass in die Planung, nicht nur die Chipknappheit an sich. Und in der Zulieferkette bietet die Verpackung ein Feld, das Infineon, Bosch und Ausrüster wie SÜSS MicroTec bereits besetzen, das aber politisch kaum Beachtung findet.
Der JCET-Erfolg ist ein Labormuster, keine Serienfertigung. Der Rückstand bei der Belichtung bleibt real. Die entscheidende Front verschiebt sich trotzdem. Europäische Unternehmen sollten die eigene Abhängigkeit prüfen, nicht nur bei den Chips selbst, sondern bei der Kunst, sie zu stapeln und zu verbinden.
Was ist Advanced Packaging?
Advanced Packaging bündelt Verfahren, die mehrere Chips eng zusammensetzen und verbinden, statt sie einzeln zu verbauen. Dazu gehören 2.5D- und 3D-Bauweisen, Chiplets und Siliziuminterposer. Ziel ist mehr Rechenleistung und Bandbreite, ohne dass die Transistoren selbst kleiner werden müssen.
Warum setzt China auf Advanced Packaging statt auf kleinere Chips?
Für die modernste Fertigung fehlen China die EUV-Belichtungsmaschinen von ASML, weshalb die heimische Produktion bei rund sieben Nanometer endet. Advanced Packaging umgeht diese Grenze, weil die Leistung aus dem dichten Stapeln vorhandener Chips kommt und nicht aus kleineren Strukturen.
Was bedeutet ein Aspektverhältnis von 11,3 zu 1 bei einer Durchkontaktierung?
Das Aspektverhältnis vergleicht Tiefe und Durchmesser eines senkrechten Lochs im Silizium. 11,3 zu 1 heißt: Das Loch ist gut elfmal so tief wie breit, hier 17 Mikrometer tief bei 1,5 Mikrometer Durchmesser. Je enger und tiefer, desto mehr Verbindungen passen auf dieselbe Fläche.
Warum ist Advanced Packaging für Europa wichtig?
Europa hat seinen Chip-Ehrgeiz stark auf die Belichtung gelegt, wo ASML führt. Beim Advanced Packaging ist der Kontinent dünn aufgestellt, obwohl genau dort die KI-Chips heute klemmen. TSMCs CoWoS-Kapazität ist der aktuelle Engpass. Firmen wie Infineon oder Bosch besetzen das Feld erst in Ansätzen.
Quellen
[1] 新浪科技: „长电科技完成 1,5 μm 小孔径 11,3:1 高深宽比 TSV 试制“ (JCET-Mitteilung)
[2] JCET Group: Unternehmensseite mit Advanced-Packaging-Programm und Lingang-Standort
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