SÜSS MicroTec hat TSMC den ersten Scanner für rechteckige Panels geliefert und damit den Formatwechsel im KI-Packaging eingeleitet. Die Belichtungstechnik dafür kommt aus Garching bei München.
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Panel Level Packaging heißt der Formatwechsel, mit dem TSMC seine größten KI-Pakete künftig aufbaut: 310 mal 310 Millimeter Kantenlänge statt einer runden Scheibe von 300 Millimetern Durchmesser. Den ersten Scanner für die Pilotlinie in Taiwan hat SÜSS MicroTec geliefert, wie Vorstandschef Burkhard Frick im Juli 2026 in einem Podcast-Interview bestätigt hat. Bei TSMC heißt das Verfahren CoPoS, Chip on Panel on Substrate.
Das Wichtigste in Kürze
- SÜSS MicroTec aus Garching hat den ersten Panel-Scanner an eine TSMC-Pilotlinie in Taiwan geliefert.
- Ein quadratisches Panel bietet rund 36 Prozent mehr Grundfläche als ein 300-Millimeter-Wafer und spart den Randverschnitt.
- Die Pilotlinie läuft am Campus AP7 in Chiayi ab 2026, die Serienfertigung ab 2029.
- SÜSS verbuchte im ersten Quartal 2026 einen Rekordauftragseingang von 149,3 Millionen Euro.
Was hat SÜSS MicroTec an TSMC geliefert?
Der Scanner belichtet die Umverdrahtung, also die feinen Leiterbahnen, die im Gehäuse Rechenchips und Speicherstapel verbinden. SÜSS gilt als einziger Anbieter von Vollfeld-UV-Scannern für TSMCs bisheriges CoWoS-Verfahren; die Geräte belichten eine ganze Scheibe in einem Durchgang.
Im ersten Quartal 2026 stieg der Auftragseingang auf 149,3 Millionen Euro, der Auftragsbestand kletterte auf 330,1 Millionen Euro.[1] Frick führte den Rekord auf die „deutlich höhere Nachfrage von Schlüsselkunden nach Lösungen für die Wertschöpfungskette von KI-Chipmodulen“ zurück.
Warum wird der runde Wafer für KI-Chips zu klein?
Der Grund liegt im Zuschnitt. Ein KI-Beschleuniger ist im Gehäuse rechteckig, die Trägerscheibe dagegen rund. Am Rand bleiben sichelförmige Reste übrig, und je größer das Paket wird, desto stärker fällt dieser Verlust aus.
Genau das treibt die aktuelle Chipgeneration an die Grenze. Branchenanalysen zufolge passen auf eine 300-Millimeter-Scheibe nur noch 16 Pakete der Blackwell-Klasse von Nvidia, von der Vorgängergeneration Hopper waren 29 möglich.
Der Preis dafür ist eine neue Prozesskette. Beschichtung und Belichtung laufen auf einem quadratischen Träger anders als auf einem runden, weshalb TSMC zunächst eine Pilotlinie in Chiayi fährt und die Serienfertigung erst 2029 startet.
Was TSMCs CoPoS-Format am Zuschnitt für KI-Chips ändert
Quadratisches CoPoS-Panel mit 310 mal 310 Millimetern statt einer runden Scheibe von 300 Millimetern Durchmesser.
96.100 Quadratmillimeter je Panel gegenüber rund 70.700 Quadratmillimetern je 300-Millimeter-Wafer.
Auf eine runde Scheibe passen nur noch 16 Pakete der Blackwell-Klasse, von der Hopper-Generation waren 29 möglich.
Rekordwert im ersten Quartal 2026, ein Plus von 69,5 Prozent gegenüber dem Vorjahresquartal.
Runder Wafer
- ›Quadratische Pakete lassen am Rand sichelförmigen Verschnitt zurück.
- ›Je größer das Paket, desto stärker fällt dieser Randverlust ins Gewicht.
- ›Etablierte Prozesskette, heute Standard für CoWoS.
Quadratisches Panel
- ›Rechteckige Pakete füllen die Fläche bis an die Kante.
- ›Mehr Bausteine je Belichtungsdurchgang senken die Kosten je Paket.
- ›Belichtung, Beschichtung und Handling müssen neu qualifiziert werden.
- ›Vollfeld-Scanner belichtet das Panel in einem Durchgang.
Pilotlinie am TSMC-Campus AP7 in Chiayi, ausgerüstet mit dem ersten Panel-Scanner von SÜSS MicroTec.
Geplanter Start der Serienfertigung im CoPoS-Format für die größten KI-Beschleuniger.
Die KI-Fertigung scheitert inzwischen an der Verpackung, nicht mehr an der Belichtung der Logik. SÜSS MicroTec liefert TSMC ausgerechnet das Werkzeug, mit dem das Quadrat den Kreis ablöst.
— Michael Dobler, Herausgeber Dr. Web
Wiederholt sich hier ein europäisches Muster?
Der Fall folgt einer bekannten Arbeitsteilung: Europa verkauft die Maschinen, Asien fertigt die Chips. Dieselbe Rolle spielt Zeiss, an dessen Optik aus Oberkochen die gesamte Chipwelt hängt, und LPKF liefert Koreas Chipindustrie die Serientechnik für optisches KI-Packaging.
Verschoben hat sich dabei der Engpass. Heute begrenzt die Kapazität für das Gehäuse den Ausbau stärker als die Strukturbreite der Logik, sichtbar an ausgebuchten CoWoS-Linien und daran, dass Qualcomm die Chippreise zweistellig anhebt.
Was heißt der Formatwechsel für europäische Entscheider?
Die europäische Lücke bleibt. Der EU Chips Act peilt bis 2030 einen Weltmarktanteil von 20 Prozent an, doch eine Advanced-Packaging-Linie auf CoPoS-Niveau existiert in der EU nicht, so wie auch der Wettlauf um Foundry-Kapazität zwischen Samsung und TSMC an Europa vorbeiläuft.
Für Einkäufer von KI-Infrastruktur heißt das: Liefertermine hängen ab 2029 auch an der Panel-Qualifizierung, nicht allein an der Foundry-Kapazität. Fragen Sie Ihren Serverlieferanten gerne nach dem Gehäuseverfahren hinter den zugesagten Terminen und sichern Sie Preisgleitklauseln ab.
Quelle
[1] SÜSS MicroTec: „Order intake reaches record level in the first quarter of 2026“ ↩
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