IBM hat den nach eigenen Angaben weltweit ersten Chip unterhalb von einem Nanometer vorgestellt. Eine neue 3D-Architektur stapelt Transistoren in die Höhe, statt sie weiter zu verkleinern, und liefert damit ein Argument im KI-Wettrennen um Rechenleistung.
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Fast 100 Milliarden Transistoren auf einer Fläche von der Größe eines Fingernagels: Mit dieser Zahl meldet IBM den nach eigener Darstellung ersten Chip unterhalb der Marke von einem Nanometer. Die Architektur am 0,7-Nanometer-Knoten stapelt Transistoren erstmals dreidimensional. Für Entscheider, die KI-Infrastruktur planen, signalisiert der Schritt, dass die Skalierung von Rechenleistung weitergeht, auch wenn die Strukturen die Größe einzelner Atome erreichen.
Das Wichtigste in Kürze
- IBM stellt einen Chip am 0,7-Nanometer-Knoten vor, auch als 7-Ångström bezeichnet
- Die Dichte liegt rund doppelt so hoch wie beim 2-Nanometer-Chip von 2021
- Die neue Architektur namens Nanostack stapelt Transistoren vertikal in drei Dimensionen
- IBM verspricht bis zu 50 Prozent mehr Leistung oder bis zu 70 Prozent höhere Energieeffizienz gegenüber dem 2-Nanometer-Vorgänger
Wie stapelt man Transistoren in die Höhe?
Der Kern der Neuerung heißt Nanostack. Statt Transistoren nur in zwei Dimensionen weiter zu schrumpfen, stapelt IBM die einzelnen Lagen vertikal über ein Verfahren namens 3D-Sequenzintegration und verbindet sie über ein extrem dünnes Dielektrikum. Die Architektur ist eine Weiterentwicklung des Nanosheet-Designs, das IBM selbst erfunden hat und das heute Samsung, Intel und TSMC einsetzen. Jeder Transistor besteht aus drei Nanosheet-Elementen von rund fünf Nanometern Dicke.
Den Beweis der Machbarkeit liefert ein funktionierender CMOS-Inverter, der Grundbaustein jeder digitalen Logik. IBM bestätigte das Design experimentell über die dünne dielektrische Bondung in der CMOS-Integration sowie über eine Zwei-Kanal-Bauweise. In separater Forschung auf dem VLSI-Symposium 2026 zeigte der Konzern, dass Nanostack rund 40 Prozent mehr Dichte im SRAM-Speicher erreicht, ein wichtiger Punkt, weil KI-Lasten besonders speicherhungrig sind.
IBMs Durchbruch ändert die Richtung der Halbleiterentwicklung. Statt Transistoren immer weiter zu verkleinern, geht der Konzern in die Höhe, und genau dieser Wechsel verlängert die Skalierung um ein weiteres Jahrzehnt.
— Markus Seyfferth, Chefredakteur Dr. Web
Was bedeutet das für die Praxis?
Der zeitliche Horizont dämpft die Euphorie. IBM rechnet mit etwa fünf Jahren bis zur Serienfertigung, der Chip ist heute eine Forschungsdemonstration, kein Produkt. Zum Vergleich: Der japanische Fertiger Rapidus, mit dem IBM die bestehende Nanosheet-Technik kommerzialisiert, peilt die Serienfertigung von 2-Nanometer-Chips erst für die zweite Hälfte 2027 an. Die Fünf-Jahres-Schätzung wirkt vor diesem Hintergrund ambitioniert.
Die strategische Bedeutung liegt im KI-Wettrennen. Mit der wachsenden Nachfrage nach Rechenleistung für KI-Modelle steigt der Druck, mehr Transistoren energieeffizient unterzubringen. Jay Gambetta, Director of IBM Research, ordnet den Schritt als Wendepunkt ein, weg vom reinen Verkleinern hin zu einer neuen Bauweise. Für deutsche Industrieentscheider zeigt der Vorstoß, dass die Abhängigkeit von wenigen Spitzenfertigern weiter zunimmt, weil solche Architekturen Milliardeninvestitionen und EUV-Lithografie voraussetzen.
Wer KI-Strategie und Hardware-Beschaffung plant, sollte den Knoten-Fortschritt als langfristiges Signal werten, nicht als kurzfristige Verfügbarkeit. Die technischen Details stehen in der offiziellen Mitteilung von IBM. Wie eng die Lieferkette für KI-Hardware geknüpft ist, ordnet unser Beitrag zur strategischen Rolle des Siliziums ein.
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